6. 简单组合逻辑 — 半加器¶

6.1. 章节导读¶

在上面两章节，我们设计并实现了简单组合逻辑中的多路选择器和3-8译码器，本章我们用Verilog语言描述一个具有半加器功能的电路，我们先从半加器作为引开始讲起，并在下一章中通过半加器构成的全加器来引入层次化设计的方法。

6.2. 理论学习¶

数字电路中加法器是经常用到的一种基本器件，主要用于两个数或者多个数的加和，加法器又分为半加器（half adder）和全加器（full adder）。半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。而全加器是在半加器的基础上的升级版，除了加数和被加数加和外还要加上上一级传进来的进位信号。

6.3. 实战演练¶

6.3.1. 实验目标¶

设计并实现一个半加器，使用开发板上的按键KEY1、KEY2作为被加数输入，选择开发板上的LED灯D6表示相加和的输出，LED灯D7表示进位输出。

6.3.2. 硬件资源¶

我们使用开发板上的按键和LED灯进行半加器的验证，选取KEY1、KEY2分别作为被加数in1、被加数in2的信号输入；以LED灯D6作为和的输出sum，以LED灯D7作为进位的输出count；如图 12‑1所示。

图 12‑1 硬件资源

由原理图可知，征途Pro开发板的按键未按下时为高电平、按下后为低电平；LED灯则为低电平点亮。如图 12‑2、图 12‑3所示。

图 12‑2 按键部分原理图

图 12‑3 LED灯原理图

6.3.3. 程序设计¶

6.3.3.1. 模块框图¶

根据功能分析，该工程只需实现一个半加器的功能，所以设计成一个模块即可。模块命名half_adder，半加器由两个1bit的加数，分别命名为in1和in2，输出也有两个信号，为什么会是两个呢？我们不要忘记两个数加和后除了求得的“和”以外会有“进位”的情况，这里我们把进位信号单独拉出来，所以输出就有两个信号，分别为1bit的sum和cout信号，该模块的功能是实现输入任意两个1bit加数的组合都能求得正确的和与进位值。根据上面的分析设计出的Visio框图如图 12‑4所示。

图 12‑4 模块框图

端口列表与功能总结如表格 12‑1所示。

表格 12‑1 输入输出信号描述

信号	位宽	类型	功能描述
in1	1Bit	Input	加数1
in2	1Bit	Input	加数2
sum	1Bit	Output	两个加数的求和结果
cout	1Bit	Output	两个加数求和后的进位信号

6.3.3.2. 波形图绘制¶

经分析得，in1和in2均为1bit输入信号，其任意组合有4种，就能够全覆盖验证所有的输入情况，这里我们任意画了4种输入情况，每种输入情况的组合根据相加的结果会对应输出4种求得的和与进位关系，我们根据这种关系可以轻松的列出如表格 12‑2所示的真值表，然后再根据真值表的输入与输出的对应关系画出波形图。其波形如图 12‑5所示，与真值表的关系一一对应。

表格 12‑2 半加器真值表

输入（input）	输出（output）
in1	in2	sum	cout
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

图 12‑5 信号波形关系图

6.3.3.3. 代码编写¶

半加器参考代码如下所示。

module half_adder
(
input wire in1 , //加数1
input wire in2 , //加数2

output wire sum , //两个数的加和
output wire cout //两个数加和后的进位
);

 //sum:两个数加和的输出
 //cout:两个数进位的输出
 assign {cout, sum} = in1 + in2;

 endmodule

根据上面RTL代码综合出的RTL视图如图 12‑6所示，我们可以看到加法器被抽象为一个“ADDER”的基本单元。

图 12‑6 RTL视图

6.3.3.4. 仿真验证¶

仿真文件编写

半加器仿真参考代码如下所示。

`timescale 1ns/1ns
module tb_half_adder();

//reg define
reg in1;
reg in2;

//wire define
wire sum;
 wire cout;

 //初始化输入信号
 initial begin
 in1 <= 1'b0;
 in2 <= 1'b0;
 end

 //in1:产生输入随机数，模拟加数1的输入情况
 //取模求余数，产生随机数1'b0、1'b1，每隔10ns产生一次随机数
 always #10 in1 <= {$random} % 2;

 //in2:产生输入随机数，模拟加数2的输入情况
 always #10 in2 <= {$random} % 2;

 //------------------------------------------------------------
 initial begin
 $timeformat(-9, 0, "ns", 6);
 $monitor("@time %t:in1=%b in2=%b sum=%b cout=%b",$time,in1,in2,sum,cout);
 end
 //------------------------------------------------------------

 //--------------------half_adder_inst-----------------
 half_adder half_adder_inst
 (
 .in1 (in1 ), //input in1
 .in2 (in2 ), //input in2

 .sum (sum ), //output sum
 .cout (cout ) //output cout
 );

 endmodule

仿真波形分析

Testbench编写完成后，我们启动ModelSim进行功能仿真验证，同样我们也让波形跑了500ns，通过图 12‑7所示的波形我们可以观察到，in1和in2输入的值均为1bit随机数，而与之对应的sum和cout都是在输入变化的同一时刻立即变化，我们仔细核对每一组输入和输出之间的对应关系，发现波形中的“+”计算结果都是正确的，完全符合我们代码中的逻辑设计。